MMCM/PLL

1.1概述 PLL 的英文全稱是 Phase Locked Loop，即鎖相環，是一種反饋控制電路。PLL 對時鐘網絡進行系統級的時鐘管理和偏移控制，具有時鐘倍頻、分頻、相位偏移和可編程佔空比的功能。Xilinx 7 系列器件中的時鐘資源包含了時鐘管理單元 CMT，每個 CMT 由一個 MMCM 和一個 PLL 組成。對於一個簡單的設計來說，FPGA 整個系統使用一個時鐘或者通過編寫代碼的方式對時

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