PLL詳解
PLL 時鐘是時序邏輯的靈魂。 在實際應用中，時鐘信號在頻率或者相位上通常並不滿足直接使用的需求，而內部時序邏輯又只能對時鐘信號進行整數倍的分頻，並且不能保證產生新時鐘信號的相位穩定性，所以需要用到時鐘管理單元對時鐘和時序進行管理。 時鐘管理單元可以對時鐘信號進行高精度的倍頻、分頻和相位調整。FPGA中的時鐘管理單元有兩種：PLL(Phase Locked Loop, 鎖相環)和DC
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