cache verilog實現
cache原理： http://www.javashuo.com/article/p-plnrdbnd-km.htmlhtml
cache的verilog實現
實現的cache是16k, 4way組相連cache，每一個set是256 個cacheline，每一個cacheline是16 byte，因此總的size是256*4*16=16k byte。htm
咱們用23bit物理地址，以下圖所示，低4位位cacheline內部的字節地址，由於cacheline size是16byte，因此用4位表示，由於每一個set是256個cacheline，因此index用8位表示，其他的12-22位爲tag位。blog
由於get
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