簡單UART的verilog實現

下面摘錄我寫的簡單的UART代碼，對於靈活性和健壯性作了以下設計：spa 一、系統時鐘及串口波特率以參數形式輸入，例化時能夠靈活設置設計 二、接受模塊在起始位會檢測中點電平是否仍然爲低，不然斷定爲抖動code   接收機代碼input `timescale 1ns/1ps // 系統時鐘200MHz，波特率115200 module uart_rx #( parameter BAUDR

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