鎖相環（PLL）的IP核調取及應用詳解

寫在前面的話 夢翼師兄經常告訴大家，FPGA最明顯的優勢就是它的速度。那麼本節，夢翼師兄和大家一起來學習FPGA片內時鐘管理單元PLL（鎖相環）的應用。利用鎖相環，我們可以在一個很寬廣的範圍內實現任意的分頻和倍頻。使用鎖相環，可以有效的減少我們在時鐘發生部分的代碼量，同時更重要的，利用鎖相環的「全局時鐘樹」，可以保證很好的時鐘質量。 項目需求 我們使用鎖相環生成兩路時鐘，一路爲25MHz，另外一路

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