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鎖相環PLL
時間 2020-07-24
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鎖相環PLLweb 做用:將片外晶振產生的時鐘進行分頻或倍頻,產生更高或更低頻的時鐘信號供邏輯使用; 也能夠對同一PLL產生的時鐘的相位進行控制,以保證兩個時鐘域的工做有着相同的時間差。(好比SDRAM的讀寫,須要控制 SDRAM_controler和SDRAM的時鐘信號相差180°) 調IP使用:在使用時,設置好類型和頻率後,輸出部分除了時鐘還有一個locked信號,咱們知道鎖相環想要輸出穩定的
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