FPGA時序約束學習筆記（一）理論篇

參考資料：《小梅哥FPGA時序約束從遙望到領悟》 一、時鐘設計對FPGA設計的影響 1.外部輸入時鐘（如 PHY芯片輸入時鐘），通過普通IO口輸入，爲以太網通信的許多模塊提供時鐘源。但是由於輸入的引腳爲通用的IO引腳，在 FPGA 片上進行走線時，只能使用片上的長線和短線佈線資源，有時候甚至要通過 LUT 連接，才能到達各個寄存器。無法通過專用時鐘引腳輸入，講時鐘信號通過全局時鐘佈線資源同步到全局

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