1 FPGA時序約束理論篇之建立保持時間

週期約束理論   首先來看什麼是時序約束，泛泛來說，就是我們告訴軟件（Vivado、ISE等）從哪個pin輸入信號，輸入信號要延遲多長時間，時鐘週期是多少，讓軟件PAR(Place and Route)後的電路能夠滿足我們的要求。因此如果我們不加時序約束，軟件是無法得知我們的時鐘週期是多少，PAR後的結果是不會提示時序警告的。   週期約束就是告訴軟件我們的時鐘週期是多少，讓它PAR後要保證在這樣

>>阅读原文<<