FPGA input_output delay 時序約束

input delay / output delay 約束 input delay :數據相對於時鐘Launch沿的相位關係 output delay:數據相對於時鐘Capture沿的相位關係 1 系統同步：System Synchronous Interface 系統同步，時鐘信號在系統級上同源，板級走線的延時也要對齊，無法達到更高速的設計要求，所以大部分情況也僅僅應用SDR 方式。 1.1  

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