FPGA時序約束學習筆記（二）Quartus II實練

目標：通過時序優化，使系統的最高運行頻率提高。 實例：VGA顯示模塊 （1）理解時序與溫度的關聯 溫度過高與過低均會影響寄存器間的時間餘量，一般默認狀態爲Slow 1200mV 85C Model。 （2）查看最大時鐘運行頻率 外部輸入時鐘爲50MHz，顯示的最大運行頻率爲119.06MHz 軟件自動識別時鐘信號，按照10MHz頻率進行佈局佈線，但是VGA顯示輸入的時鐘爲25MHz，遠不滿足使用需

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