UART串口verilog hdl實現（4）串口回顯功能的設計與實現
編寫一個頂層模塊把發送模塊和接收模塊均例化進去，而後從PC的串口調試助手上發送數據到FPGA，FPGA接收到數據之後把接收的數據返回給串口調試助手顯示web 寫一個頂層模塊，把串口的發送模塊與接收模塊例化進去，把接收模塊的接收完成標誌位O_rx_done鏈接到發送模塊的I_tx_start上，把接收模塊的8-bit並行輸出總線O_para_data鏈接到發送模塊的8-bit並行輸入總線I_para
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