串行接口（UART）------verilog實現串口發送模塊
前面一篇博客實現已經分析並實現串行接口的接收模塊。其中，串口的波特率對串口來講是一個比較重要的概念，由於其決定了接收或者發送一位數據所用的時間。因爲FPGA所用的時鐘一般遠比串口的波特率快，因此在使用FPGA的時鐘發送或者接收數據時，都須要一個串口波特率定時模塊來產生定時脈衝，以此確保每位數據只被接收或者發送一次。code 串口發送過程如圖1所示，由圖可知，其基本原理跟串口的接收時序一致，惟一區別
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