verilog簡單實現串口（精簡版）

//uart 2017.10.9 發送接收到的數據 //波特率9600 8個數據位 一箇中止位 無奇偶校驗 module uart( clk, //50Mhz rst_n, //reset rx, //input tx //ouptut ); input clk,rst_n;

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