UART串口verilog hdl實現（3）接收模塊
波特率模塊和發送模塊都沒問題之後，就能夠開始編寫接收模塊的代碼了。 其中： I_clk是系統時鐘； I_rst_n是系統復位； I_rx_start是開始發送信號，當I_rx_start一直爲高電平時，接收模塊檢測到有數據就會接收； I_bps_rx_clk是接收模塊波特率時鐘信號，當檢測到I_bps_rx_clk爲高的時候就接收1個bit； I_rs232_rx是串行的bit
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