夏宇聞Verilog學習筆記1
記住該圖的層級。 硬件描述語言(HDL)是一種用形式化方法來描述數字電路和設計數字邏輯系統的語言。它可以使數字邏輯電路設計者利用這種語言來描述自己的設計思想，然後利用電子設計自動化(在下面簡稱爲EDA)工具進行仿 真，再自動綜合到門級電路，再用ASIC或FPGA實現其功能。 集成電路中的TOP_DOWN設計思想。 一個完整的硬件設計任務首先由總設計師劃分爲若干個可操作的模塊，編制出相應的模型（行爲
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