作業2：用Verilog實現12進制計數器
1.新建工程文件 2.新建Verilog文件，注意文件名稱必須與工程相同， 編寫完成後的文件如下圖所示 通過TOOL工具欄的相關選項查看工程的RTL文件如下圖所示 通過建立VWF仿真文件，並且加入使能信號、時鐘信號後觀察仿真的結果如下圖所示。
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