FPGA作業2：利用veilog設計循環進制計數器

1.點擊file-new project wizard新建工程，工程名字爲「cc」，然後next-next，選擇cyclone旗下的EP1C2Q24C8芯片，點擊next,在simulation一欄，工具名選用「ModelSim-Altera」,類型選擇「Verilog-HDL」,再點擊finish完成工程的創建。 2.點擊file-new新建verilog HDL file，輸入程序代碼，已「c

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