作業2:4-16進制譯碼器Verilog 語句實現

1.根據工程嚮導新建一個工程。 2.新建VHDL-Verilog 文件，注意文件名稱必須和工程名稱相同。編寫完成的Verilog文件如下圖 3.將工程進行編譯，看是否報錯，無誤後可以進行下一步操作。 4.查看RTL文件如下圖所示 5.建立仿真VWF文件，並加上輸入信號，來觀察輸出信號，驗證編寫的正確性，仿真結果如下圖所示

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