verilog實現帶進位的4進制計數器

用verilog實現帶進位的4進制計數器，不知道怎麼寫關於進位的計數器不要緊，你必定見到過verilog寫全加器，對的，進位位是單獨的output，沒錯，博主腦子不夠靈光，一開始在這裏卡住了。 module JSQ (  clk,  rst,  in_ena,   cnt,  carry_in ); input clk; input rst; input in_ena; output [3:0]c

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