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Verilog筆試面試常考易錯點整理
2020-12-25
Verilog
快樂工作
關於generate用法的總結[Verilog]
2020-12-25
Verilog
關於Verilog中的幾種賦值語句
2020-12-25
Verilog
賦值
FPGA實驗之串口收發整合
2020-12-26
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Verilog
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FPGA SDRAM接口設計（二）
2020-12-26
FPGA學習
# 1 SDRAM接口設計
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亞穩態和跨時鐘域CDC
2020-12-26
數字IC筆試面試
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快樂工作
LFSR和CRC串行實現移位寄存器結構,並行CRC時序實現
2020-12-26
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Verilog
OS基礎
FPGA + Quartus II + Verilog+ ASKMOD ( The Second Chapter)
2020-12-26
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Quartus II 13.0
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DDS IP Core
【Modelsim仿真】near ";": syntax error, unexpected ';', expecting ') 調試出錯
2020-12-26
Modelsim仿真
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testbench
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基於FPGA的數字識別方案
2020-12-27
FPGA
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圖像識別
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每日一句
每一个你不满意的现在，都有一个你没有努力的曾经。
