Verilog語言「加減可控任意進制計數器」及「佔空比50%的任意整數分頻器」設計

時間 2020-02-17

標籤 verilog 語言加減可控任意進制計數器 50% 整數分頻設計简体版

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Verilog語言「加減可控任意進制計數器」及「佔空比50%的任意整數分頻器」設計今天（2017年12月28）考EDA實驗，考的真是驚險刺激，最後實現了四分之三的功能。今天的使用時設計一個能夠實現使用指定撥碼開關控制加減計數、使能、清零的13進制計數器，而且是由兩位數碼管顯示結果，在加法計數器中，加法加到最大值12時須要點亮一盞LED，加法計數器中減到最小值0時也須要點亮一盞LED。下面是個人

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