可重用的UVM驗證結構

本文轉自：http://www.eetop.cn/blog/html/28/1561828-437611.html 引言 用SystemVerilog和UVM寫驗證平臺時，會在模塊級和系統級面臨的可配置性和可重用性的問題。而從一個模塊到系統級驗證環境中去重用通用驗證組件（Universal Verification Component）是相對比較容易的，但是上述情況不能說成是爲把UVC連接到接口線

>>阅读原文<<