基於UVM的verilog驗證

Abstract 本文介紹UVM框架，並以crc7爲例進行UVM的驗證，最後指出常見的UVM驗證開發有哪些坑，以及怎麼避免。 Introduction 本例使用環境：ModelSim 10.2c，UVM-1.1d，Quartus II 13.1（64 bit），器件庫MAX V 1. UVM介紹 對UVM結構熟悉的讀者可跳過本節。 叫UVM「框架」可能並不確切（只是便於理解，可類比軟件界的「框架」

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