靜態時序和時序約束

靜態時序 靜態時序中，組成設計的元件分類成組合邏輯和時序邏輯兩大類。 在vivado中，設計是否滿足性能要求是由靜態時序分析（Static Timing Analysis，STA）來校驗和驗證的，在靜態時序分析STA中元件的功能並不重要，重要的是元件的性能。 在vivado中，靜態時序引擎是基於基本元件，這意味着時序特徵是爲每個基本元件而作的。 設計中延時來自於以下因素： FPGA的構圖與設計的實

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