用Quartus II + Verilog 作FPGA/CPLD設計/仿真的幾個基本問題(本身總結的,對初學者有效)

用Quartus II + Verilog 作FPGA/CPLD設計/仿真的幾個基本問題(本身總結的,對初學者有效) Topic 1. 對端口的準確理解 module test11 (clk, testin, testout); input      clk; input      testin; output     testout; reg        testout; ... endmod
相關文章
相關標籤/搜索