Quartus Prime基本使用方法及仿真遇到的錯誤

Quartus Prime基本使用方法

• • 前言
  • 1. 電路圖
  • 2.VHDL/Verilog HDL語言
  • 3.自底向上（語言+原理圖）
  • 4.兩種仿真方式

前言

Quartus經常使用的幾種設計方法，電路圖、直接使用語言或者二者結合的方法，本文簡要介紹三種方法及可能出現的問題以及兩種仿真方式。

1. 電路圖

這種方式適合門級電路，搭建簡易的電路模塊。

1. 首先新建Block Diagram/Schematic File
   2. 打開新建立的.bdf文件。雙擊空白處課添加所需門單元以及更大的電路單元。
   3. 電路搭建成功後，編譯便可。
   
   

2.VHDL/Verilog HDL語言

1. 同上，新建VHDL/Verilog HDL文件
2. 寫相關代碼，編譯便可

3.自底向上（語言+原理圖）

1. 注意：頂層實體名須要與bdf的命名相同
2. 用VHDL/Verilog HDL語言編寫不一樣的電路單元，生成符號文件。
3. 新建bdf文件，雙擊，在project中能夠發現剛剛建立的電路單元。
   4. 將電路單元連線後便可編譯。
   

4.兩種仿真方式

1. 直接用Quartus中的仿真

• 建立University Program VWF文件
  
  

• 打開建立的波形文件，在空白處雙擊，添加所需觀察的節點
  
  

• 點擊node Finder，經過list能夠顯示電路節點
  
  

• 將尋找到的節點移入選擇的節點中，點擊OK確認
  
  

• 點擊OK確認
  
  

• 顯示波形文件
  
  

• 經過菜單欄快捷按鈕，可置0，置1，設置時鐘，選擇功能仿真或者時序仿真，出現仿真波形。
  
  

• 可能出現的錯誤
  1 文件路徑錯誤Error (199014): Vector source file F:/quartuslite/Waveform2.vwf specified with --testbench_vector_input_file option does not exist
  Error: Quartus Prime EDA Netlist Writer was unsuccessful. 1 error, 1 warning
  Error: Peak virtual memory: 4723 megabytes
  Error: Processing ended: Sun Oct 04 20:32:19 2020
  Error: Elapsed time: 00:00:02
  Error: Total CPU time (on all processors): 00:00:02
  解決方法：保存vmf文件時，保存在默認路徑便可。或者在vmf文件裏Simulation的配置中修改testbench文件的路徑
  
  
  
  
  
  
  
  
  

  2# ** Error (suppressible): (vsim-12110) The -novopt option has no effect on this product. -novopt option is now deprecated and will be removed in future releases.
  Error loading design
  
  
  

  解決方法：將vsim 後-novop刪除

1. 利用modelsim仿真

• 添加modelsim路徑，點擊tools->options,選擇modelsim路徑，必定要選擇本身的是modelsim仍是modelsim altera，在這個路徑中，記得最後的「\」,在路徑中能發現modelsim。不然會報錯「 Can’t launch the ModelSim-Altera software"下面圖片中採用的是modelsim altera。
  
  

• 配置項目，右鍵settings
  
  

• 添加testbench文件，注意第五步中的Test bench name是testbench文件名，Top level module in test bench中是testbench文件中的模塊名

• 開始RTL Simulation就行