Verilog學習筆記簡單功能實現（五）...............序列檢測設計

轉載地址：html https://www.cnblogs.com/SYoong/p/5953339.html學習 這裏採用夏宇聞教授第十五章的序列檢測爲例來學習;測試 從以上的狀態轉換圖能夠寫出狀態機的程序：code module seqdet(x,out,clk,rst); input x,clk,rst; output out; reg [2:0]state; wire ou

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