Tcl與Design Compiler （八）——DC的邏輯綜合與優化

本文如果有錯，歡迎留言更正；此外，轉載請標明出處 http://www.cnblogs.com/IClearner/  ，作者：IC_learner 　　對進行時序路徑、工作環境、設計規則等進行約束完成之後，DC就可以進行綜合、優化時序了，DC的優化步驟將在下面進行講解。然而，當普通模式下不能進行優化的，就需要我們進行編寫腳本來改進DC的優化來達到時序要求。理論部分以邏輯綜合爲主，不涉及物理庫信息

>>阅读原文<<