邏輯綜合重點解析55題（Design Compiler篇）

1、邏輯綜合（Logic Synthesis）分爲哪三個步驟？         邏輯綜合的行爲是將數字電路的寄存器傳輸級描述（RTL，Register Transfer Level）「綜合」成門級網表（Gate-Level Netlist）。 Design Compiler將RTL和根據設計需求編寫的約束文件作爲輸入綜合出門級網表，在性能、面積和功耗之間進行trade-offs。 後端Place&

>>阅读原文<<