Tcl與Design Compiler （二）
轉載。原文地址： http://www.cnblogs.com/IClearner/ ，作者：IC_learner 1、邏輯綜合的概述 synthesis = translation + logic optimization + gate mapping . DC工作流程主要分爲這三步 Translation ： 翻譯，主要把描述RTL級的HDL語言，在約束下轉換成DC內部的統一用門級描述的電
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