PLL (Phase Locked Loop)鎖相環提供總線時鐘

由於一般的晶振受限於工藝與成本，做不到很高的頻率，可在需要高頻應用時，由相應的器件VCO，實現轉成高頻，但並不穩定，故利用鎖相環路來實現穩定且高頻的時脈衝訊號。 本例通過MC9S12XS128這款單片機來展示如何配置鎖相環併爲總線提供時鐘。 一般需要以下幾步來進行配置： 1.總線時鐘選擇外部晶振，通過CLKSEL_PLLSEL配置，爲0時，總線時鐘來源於外部晶振；爲1時，總線時鐘來源於PLLCLK

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