鎖相環PLL

開發板上的外接晶振爲12M，不滿足系統使用，所以通過時鐘控制邏輯的PLL（phase locked loop，鎖相環電路）來倍頻這個系統時鐘。 有兩個PLL（，一個是MPLL，一個是UPLL。 UPLL專用於USB設備，常用頻率爲48MHz和96MHz。 MPLL用於CPU及其他外圍器件，用於產生FCLK， HCLK， PCLK三種頻率，上電時，PLL並沒有被啓動，FCLK=Fin=12MHz，若

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