RAM輸出延時

RAM IP核設置：                   圖1                       圖2 設置一個如圖1所示的RAM,當圖2中的Port B中Register Port B Output of Memory Primitives和Register Port B Output of Memory Core都選中時，輸出總共延時3個時鐘（輸出自身的一個時鐘延時+Register

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