modelsim仿真xilinx ram輸出均爲0
現象blog
在vivado2018.3下生成了RAM IP，丟到modelsim中仿真發現doutb輸出均爲0。調整AB端口的時鐘速率，發現低於5ns不行，輸出爲0。但5ns以上正常。軟件
解決方法model
比對了vivado自帶的仿真和modelsim的仿真，時鐘設置太小的時候，結果均爲0。排除軟件問題。方法
*延長RAM空閒時間，以後纔去操做，避免內部尚未初始化完成就去操做。真是老了，犯這個錯誤，哈哈。im
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