FPGA 時序約束 三 ：輸入延遲和輸出延遲

時序分析是建立在時序約束的基礎之上。FPGA設計有4類時序路徑的起點和終點： 一個完整的時序路徑由源時鐘路徑、數據路徑和目的時鐘路徑2部分構成。約束的目的則是爲了驗證下面公式是否成立： Tco爲發端寄存器時鐘到輸出時間；Tlogic爲組合邏輯延遲；Trouting爲兩級寄存器之間的佈線延遲；Tsu爲接收端寄存器建立時間；Tskew爲兩級寄存器的時鐘歪斜，其值等於時鐘統一邊沿到達兩個寄存器時鐘端口的

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