FPGA中推薦的HDL設計方法之時鐘方案

      與組合邏輯一樣，時鐘方案對設計的性能和可靠性有很大影響。       儘可能避免使用內部生成的時鐘（PLL除外），因爲它們可能導致設計中的功能和時序問題。 使用組合邏輯生成的時鐘會引入產生功能問題的毛刺，並且組合邏輯中固有的延遲可能導致時序問題。       提示：在Quartus II軟件中指定所有時鐘關係，以便在適配（Fit）期間實現最佳的時序驅動優化，並允許正確的時序分析。 在任

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