【 FPGA 】Xilinx設計約束（XDC）中時鐘約束的表示方法（一）

目錄     時鐘描述 基本時鐘 虛擬時鐘 生成時鐘 時鐘描述 （1）clk0的時鐘屬性：週期爲10ns，佔空比爲50%，相移爲0ns；（相移也可以用°來表示，例如相移位0°，相移爲90°等） （2）clk1的時鐘屬性：週期爲8ns，佔空比爲75%，相移爲2ns；（相移爲2ns，也就是相移爲90°） 描述時鐘，默認第一個值爲上升沿，佔空比是高電平佔週期的比。 則上圖中時鐘的描述方法可以爲： （1）

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