Verilog語法(不可綜合)

1.只有寄存器類型變量才能在initial內部被賦值。 2.verilog系統任務 (1)： finish/ f i n i s h / stop finish：如果遇到 f i n i s h ： 如 果 遇 到 finish，仿真器完成仿真並退出。 stop：當遇到 s t o p ： 當 遇 到 stop，仿真器停止仿真，但不退出，同時提供一個命令提示符，在命令提示符後面輸入」.「,則仿真過

>>阅读原文<<