7 FPGA時序約束實戰篇之梳理時鐘樹
行萬里路–時序約束實戰篇 我們以Vivado自帶的wave_gen工程爲例，該工程的各個模塊功能較爲明確，如下圖所示。爲了引入異步時鐘域，我們在此程序上由增加了另一個時鐘–clkin2，該時鐘產生脈衝信號pulse，samp_gen中在pulse爲高時才產生信號。 下面我們來一步一步進行時序約束。 1. 梳理時鐘樹 我們首先要做的就是梳理時鐘樹，就是工程中用到了哪些時鐘，各個時鐘之間的關係
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