FPGA 時序約束 二 ：創建時鐘和時鐘不相關約束

創建時鐘是針對代碼中主時鐘而言，創建時鐘之前需要知道代碼中的主時鐘都是什麼，可以在綜合以後，打開綜合，然後在TCL 中輸入命令： report_clock_networks –name mynetwork   確定了主時鐘，就可以對其創建時鐘週期約束： 情形1：主時鐘之間有明確的相位關係 -waveform不僅確定了時鐘的佔空比，也確定了時鐘之間的相位關係。 （1）clka頻率爲200Mhz,等佔

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