時序約束之 定義源時鐘

xilinx FPGA外部源時鐘的接入有兩種方式：1.單端時鐘接入。2差分時鐘接入。 一、在單端情況下： 創建一個週期10ns，佔空比50%，無相位移的時鐘，其sdc約束如下： create_clock -period 10 [get_ports sysclk]   創建一個週期10ns，佔空比25%，相位移90度，命名爲devclk的時鐘，約束如下： create_clock -name dev

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