FPGA基礎學習(3) -- 跨時鐘域處理方法

原文鏈接：https://www.cnblogs.com/rouwawa/p/7501319.html 文章主要是基於學習後的總結。 1. 時鐘域 假如設計中所有的觸發器都使用一個全局網絡，比如FPGA的主時鐘輸入，那麼我們說這個設計只有一個時鐘域。假如設計有兩個輸入時鐘，如圖1所示，一個時鐘給接口1使用，另一給接口2使用，那麼我們說這個設計中有兩個時鐘域。 2. 亞穩態 觸發器的建立時間和保持時

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