跨時鐘域處理方式

　　假如設計中所有的 D 觸發器都使用一個全局網絡 GCLK ，比如 FPGA 的主時鐘輸入，那麼我們說這個設計只有一個時鐘域。假如設計有兩個輸入時鐘，分別給不同的接口使用，那麼我們說這個設計中有兩個時鐘域。在實際的 FPGA 系統設計中，經常需要處理多個時鐘來源，比如 FPGA 作爲一個轉發橋連接幾個不同的芯片，且不同的時鐘域有着不同的時鐘頻率和時鐘相位。   跨時鐘域處理方式： 1、對於單比特

>>阅读原文<<