FPGA(六)：跨時鐘區域

1、跨時鐘區域易產生亞穩態     建立時間：時鐘上升沿來臨之前數據應該維持不變的時間。     保持時間：時鐘上升沿來臨之後數據應該保持不變的時間。 跨時鐘域的信號傳播： 跨時鐘域數據傳輸時由於相位延遲產生亞穩態： 2、亞穩態的解決辦法：     2.1、相位控制：     若一個時鐘是另一個時鐘由PLL(鎖相環)或者是DLL(延遲鎖相環)所產生的，則可以通過相位匹配來消除時序衝突。     2

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