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Verilog數字電路中的鎖存器,觸發器,寄存器之間的區別
時間 2021-01-03
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徹底理解鎖存器,讓你不再爲鎖存器頭疼! 鎖存器(latch):是電平觸發的存儲單元,數據存儲的動作(狀態轉換)取決於輸入時鐘(或者使能)信號的電平值,盡當鎖存器處於使能狀態時,輸出纔會隨着數據輸入發生變化。 分爲普通鎖存器和門控鎖存器,普通鎖存器無控制信號,輸出狀態始終直接由輸入決定。在實際的數字系統中,爲了協調各部分的工作,往往需要有一個特定的控制信號去控制鎖存器狀態轉換的時間,在控制信號無效時
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