ise verilog問題求助

一個用verilog實現搶答器的程序 有沒有大佬幫我看一下我的源代碼和測試文件有沒有什麼問題，爲什麼仿不出來一個想要的波形。。 //主程序部分 module responder ( input clk, input set, input reset, input wire in_a, input wire in_b, output wire q_a, output wire q_b, output

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