FPGA時序約束建立時間與保持時間概念

建立時間（setup time）是指在觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間，如果建立時間不夠，數據將不能在這個時鐘上升沿被打入觸發器； 保持時間（hold time）是指在觸發器的時鐘信號上升沿到來以後，數據穩定不變的時間， 如果保持時間不夠，數據同樣不能被打入觸發器。 建立時間不滿足，只能重新綜合設計，並以違例路徑爲目標進行優化，以及對涉及到違例的組合邏輯以及子模塊加緊約束。 保持

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