timescale的理解

其實對於timescale的理解應該是最基礎的要求。可是工做了這麼多年，因爲如今數字電路設計部分通常都要求designer不寫timescale，不在design裏面加delay。而驗證平臺又一直用UVM，在env裏面都是統一用一個timescale，避免了不少timescale引發的麻煩，因此對這一部分概念有些淡化了。spa 之前接觸PHY, DDR這些design裏面基本都會有本身的times

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