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Verilog中的UDP
時間 2021-07-12
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概述 Verilog HDL語言提供了一種擴展基元的方法,允許用戶自己定義元件(User Defined Primitives,UDP)。通過UDP,可以把一塊組合邏輯電路或者時序邏輯電路封裝在一個UDP內,並把這個UDP作爲一個基本的元件來使用。需要注意的是,UDP不能綜合,只能用於仿真。 UDP的定義與調用 UDP定義的語法和模塊定義類似,但由於UDP和模塊同屬於同級設計,因此,UDP定義不能
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