邏輯設計方法學【5】 --控制時鐘偏移

整個芯片中時鐘信號到達時間的差異成爲時鐘偏移，即clock skew。在時序設計的時候，滿足寄存器的建立時間和保持時間的要求是最基本的設計原則。在相鄰的寄存器之間的數據傳輸延遲，與時鐘偏移應該滿足一定的關係，在本節中，我們來詳細地討論其關係。 通過圖1來看相鄰寄存器之間傳輸的時候的數據延遲和時鐘偏移，以及詳細的時序關係 圖 1 兩個相鄰觸發器之間的時鐘偏移 給定兩個相鄰的觸發器DFF1和DFF2以

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